فلیپ فلاپ نوع D

فلیپ فلاپ نوع D یک فلیپ فلاپ Set-Reset اصلاحی با اضافه‌کردن یک اینورتر برای جلوگیری از قرار‌گرفتن ورودی‌های S و R در یک سطح منطقی است.

یکی از معایب اصلی مدار پایه SR NAND Gate Bistable این است که شرایط ورودی نامشخص SET = “0” و RESET = “0” ممنوع است.

این حالت هر دو خروجی را مجبور می کند که در منطق “1” قرار گیرند، بر عمل بازخورد فیدبک غلبه می کند و هر ورودی که ابتدا به سطح منطقی “1” برود، کنترل را از دست می دهد، در حالی که ورودی دیگر هنوز در منطق “0” حالت حاصل از latch را کنترل می کند.

اما برای جلوگیری از این اتفاق می توان یک اینورتر را بین ورودی های “SET” و “RESET” وصل کرد تا نوع دیگری از

مدار فلیپ فلاپ به نام Data Latch، Delay Flip Flop، D-type Bistable، D-type یا فقط یک فلیپ فلاپ D به طور کلی تر تولید کند.

فلیپ فلاپ D به مراتب مهمترین فلیپ فلاپ کلاکی است.

با افزودن یک اینورتر (دروازه NOT) بین ورودی های Set و Reset، ورودی های S و R مکمل یکدیگر می شوند

و اطمینان حاصل می کنند که دو ورودی S و R هرگز با یکدیگر برابر نیستند (0 یا 1) و برای کنترل عمل تعویض

فلیپ فلاپ با استفاده از یک‌ورودی D (دیتا) به ما این اجازه را می‌دهد.

سپس این ورودی دیتا با برچسب “D” و به جای سیگنال “Set” استفاده می‌شود، و از اینورتر برای تولید

ورودی مکمل “Reset” استفاده می شود و در نتیجه یک فلیپ فلاپ نوع D حساس به سطح از یک سطح استفاده می شود.

SR-latch حساس همانطور که اکنون S = D و R = D نیست همانطور که میبینید.

مدار فلیپ فلاپ نوع D

به یاد داریم که یک فلیپ فلاپ ساده SR به دو ورودی نیاز دارد، یکی برای “تنظیم” خروجی و دیگری برای “RESET” خروجی.

با اتصال یک اینورتر (درگاه NOT) به فلیپ فلاپ SR می توانیم فلیپ فلاپ را فقط با استفاده از یک ورودی “تنظیم” و “ریست” کنیم، زیرا اکنون دو سیگنال ورودی مکمل یکدیگر هستند. این مکمل از ابهام ذاتی قفل SR زمانی که هر دو ورودی LOW هستند جلوگیری می کند، زیرا آن حالت دیگر امکان پذیر نیست.

بنابراین این ورودی واحد، ورودی “DATA” لقب میگیرد.

اگر این ورودی دیتا بالا نگه‌داشته‌شود، فلیپ فلاپ “SET” خواهد‌بود و زمانی که LOW باشد، فلیپ فلاپ تغییر می‌کند و به “RESET” تبدیل می‌شود.

با اینحال، این امر نسبتاً بی‌معنی است چون خروجی فلیپ فلاپ همیشه در هر پالس اعمال شد ه به این ورودی دیتا تغییر می‌کند.

برای جلوگیری از این امر:

یک ورودی اضافی به نام ورودی “CLOCK” یا “ENABLE” برای جداسازی ورودی داده از مدار چفت‌کننده فلیپ فلاپ پس از ذخیره دیتا های مورد‌نظر استفاده میگردد.

نتیجه این است که شرط ورودی D فقط زمانی در خروجی Q کپی می شود که ورودی ساعت فعال باشد. سپس اساس دستگاه متوالی دیگری به نام D Flip Flop را تشکیل می دهد.

“D flip flop” هر سطح منطقی را که در پایانه دیتا اعمال می‌شود ذخیره و خارج می‌کند تا زمانی که ورودی ساعت بالا باشد.

هنگامی که ورودی ساعت پایین می‌رود، ورودی‌های «تنظیم» و «تنظیم مجدد» فلیپ فلاپ هر دو در سطح منطقی

«1» قرار می‌گیرند، بنابراین وضعیت را تغییر نمی‌دهد و هر داده‌ای را که قبل از انتقال ساعت در خروجی آن وجود داشت ذخیره می‌کند.

به عبارت دیگر خروجی در منطق “0” یا منطق “1” “چفت” است.

جدول حقیقت برای فلیپ فلاپ نوع D

توجه‌داشته‌باشید که: ↓ و ↑ جهت پالس ساعت را نشان می‌دهد زیرا فرض می‌شود فلیپ فلاپ های نوع D در لبه فعال شده‌اند.

فلیپ فلاپ Master-Slave D

فلیپ فلاپ پایه نوع D را می توان با افزودن یک فلیپ فلاپ دوم SR به خروجی آن که بر روی سیگنال ساعت مکمل فعال می شود تا یک “فلیپ فلاپ Master-Slave نوع D” فعال شود، بهبود بخشید. در لبه جلوی سیگنال ساعت (پایین به بالا) مرحله اول، “master” شرایط ورودی را در D می‌بندد، در حالی که مرحله خروجی غیرفعال است.

در لبه انتهایی سیگنال ساعت (بالا به پایین) مرحله دوم “slave” اکنون فعال می شود و به خروجی از اولین مدار اصلی متصل می شود.

سپس به نظر می رسد که مرحله خروجی در لبه منفی پالس ساعت فعال می شود.

فلیپ فلاپ‌های Master-Slave نوع D را می‌توان با آبشار‌کردن دو چفت با فازهای ساعت مخالف، همانطور که میبینید، ساخت.

مدار فلیپ فلاپ Master-Slave D

از بالا می بینیم که در لبه جلوی پالس ساعت، فلیپ فلاپ اصلی دیتا‌ها را از ورودی دیتا D بارگذاری می‌کند،‌بنابراین Master “روشن” است.

با لبه انتهایی پالس ساعت، فلیپ فلاپ slave دیتا ها را بارگذاری می کند، یعنی slave «روشن» است.

سپس همیشه یک فلیپ فلاپ “روشن” و دیگری “خاموش” وجود خواهد داشت، اما هیچ‌گاه همزمان “روشن” و “روشن” اصلی و slave وجود ندارد.

بنابراین، خروجی Q مقدار D را بدست می آورد، تنها زمانی که یک پالس کامل، یعنی 0-1-0 به ورودی ساعت اعمال شود.

تعداد زیادی آی سی فلیپ فلاپ D مختلف در پکیج های TTL و CMOS موجود است که رایج ترین آنها 74LS74 است که یک آی سی فلیپ فلاپ دوگانه D است که شامل دو بیستابل نوع D منفرد در یک تراشه است که تک یا master-slave را قادر می سازد.

سایر آی سی های فلیپ فلاپ D شامل فلیپ فلاپ 74LS174 HEX D با ورودی واضح مستقیم، فلیپ فلاپ 74LS175 Quad D با خروجی های مکمل و فلیپ فلاپ Octal نوع D 74LS273 حاوی هشت فلیپ فلاپ نوع D با ورودی شفاف است.

فلیپ فلاپ 74LS74 دوگانه نوع D

دیگر آی سی های فلیپ فلاپ محبوب نوع D

استفاده از فلیپ فلاپ نوع D برای تقسیم فرکانس

یکی از کاربردهای اصلی فلیپ فلاپ نوع D به عنوان تقسیم کننده فرکانس است.

اگر خروجی Q در یک فلیپ فلاپ نوع D مستقیماً به ورودی D وصل شود و به دستگاه “بازخورد” حلقه محصور بدهد، پالس های ساعت متوالی هر دو سیکل ساعت یک بار “تغییر” دوپایا را ایجاد می کند.

در آموزش‌های شمارنده، دیدیم که چگونه می‌توان از Data Latch به‌عنوان «تقسیم‌کننده باینری» یا «تقسیم‌کننده فرکانس»

برای تولید مدار شمارنده «تقسیم بر ۲» استفاده کرد، یعنی خروجی نصف فرکانس فرکانس را دارد. پالس های ساعت

با قرار دادن یک حلقه بازخورد در اطراف فلیپ فلاپ نوع D، می‌توان نوع دیگری از مدار فلیپ فلاپ به نام فلیپ فلاپ

نوع T یا به طور معمول تر بیستابل نوع T ساخت که می تواند به عنوان تقسیم بر دو استفاده شود.

مدار در شمارنده های باینری مطابق شکل زیر.

شمارنده تقسیم بر 2

از شکل موج های فرکانس بالا می توان دریافت که با “بازگرداندن” خروجی از Q به ترمینال ورودی D، پالس های خروجی در Q فرکانس هایی دارند که دقیقاً نصف (ƒ/2) فرکانس ساعت ورودی است. , ( ƒIN ). به عبارت دیگر مدار تقسیم فرکانس را تولید می کند زیرا اکنون فرکانس ورودی را بر ضریب دو (یک اکتاو) به صورت Q = 1 یک بار در هر دو سیکل ساعت تقسیم می کند.

D Flip Flops به عنوان Data Latches

علاوه بر تقسیم فرکانس، یکی دیگر از کاربردهای مفید فلیپ فلاپ D به عنوان Data Latch است.

یک دیتا لچ می تواند به عنوان دستگاهی برای نگهداری یا به خاطر سپردن دیتا های موجود در ورودی دیتا استفاده شود،

بنابراین کمی شبیه یک دستگاه حافظه تک بیتی عمل می کند و آی سی هایی مانند TTL 74LS74 یا CMOS 4042 دقیقاً در قالب چهارگانه برای این کار موجود هستند.

هدف با اتصال چهار لچ داده 1 بیتی به یکدیگر به طوری که تمام ورودی های ساعت آنها به هم متصل شده و همزمان “کلاک” می شوند، می توان یک Data latch ساده “4 بیتی” مطابق شکل زیر ایجاد کرد.

دیتا لچ 4 بیتی

دیتا latch شفاف

data latch یک دستگاه بسیار کاربردی در مدارهای الکترونیکی و کامپیوتری است.

آنها می توانند به گونه ای طراحی شوند که دارای امپدانس خروجی بسیار بالا در خروجی Q و خروجی معکوس یا مکمل Q باشند

تا اثر امپدانس بر مدار اتصال را در هنگام استفاده به عنوان بافر، پورت I/O، درایور اتوبوس دو جهته یا حتی نمایشگر راننده کاهش دهند.

اما استفاده از یک لچ داده «1 بیتی» به تنهایی چندان کاربردی نیست و در عوض آی سی های تجاری موجود،

4، 8، 10، 16 یا حتی 32 لچ داده جداگانه را در یک بسته آی سی ادغام می کنند و یکی از این دستگاه های آی سی قفل شفاف 74LS373 Octal نوع D.

هشت لچ داده یا بیستابل جداگانه 74LS373 فلیپ فلاپ های نوع D “شفاف” هستند، به این معنی که وقتی ورودی ساعت (CLK) در سطح منطقی “1” بالا باشد، (اما می تواند کم نیز فعال باشد) خروجی ها در Q از ورودی های D داده پیروی می کند.

در این پیکربندی گفته می‌شود که چفت «باز» است و مسیر ورودی D به خروجی Q «شفاف» به نظر می‌رسد

زیرا داده‌ها بدون مانع از آن عبور می‌کنند، از این رو به آن چفت شفاف می‌گویند.

هنگامی که سیگنال ساعت در سطح منطقی “0” LOW است، قفل “بسته می شود” و خروجی در Q در آخرین مقدار داده ای که قبل از تغییر سیگنال ساعت وجود داشته است بسته می شود و دیگر در پاسخ به D تغییر نمی کند.

دیتا لچ 8 بیتی

خلاصه فلیپ فلاپ نوع D

فلیپ فلاپ دیتا یا نوع D را می توان با استفاده از یک جفت چفت SR پشت سر هم و اتصال یک اینورتر (NOT Gate) بین ورودی های S و R ایجاد کرد تا امکان یک ورودی D (داده) را فراهم کند.

مدار فلیپ فلاپ اولیه D را می توان با افزودن یک فلیپ فلاپ دوم SR به خروجی آن که بر روی سیگنال ساعت مکمل فعال می شود تا یک دستگاه “Master-Slave D flip-flop” را بهبود بخشید.

تفاوت بین لچ نوع D و فلیپ فلاپ نوع D در این است که یک لچ سیگنال ساعت برای تغییر حالت ندارد در حالی که فلیپ فلاپ همیشه دارای سیگنال ساعت است.

فلیپ فلاپ D دستگاهی است که در لبه فعال می شود که داده های ورودی را در لبه افزایش یا کاهش ساعت به Q منتقل می کند.

دیتا لچ ها دستگاه های حساس به سطح مانند قفل دیتا و چفت شفاف هستند.

در آموزش بعدی در مورد مدارهای منطقی ترتیبی، به اتصال لچ های داده به یکدیگر برای تولید نوع دیگری از مدار منطقی ترتیبی به نام Shift Register که برای تبدیل داده های موازی به داده های سریال و بالعکس استفاده می شود، نگاه خواهیم کرد.

 

منبع : کلیک