فلیپ فلاپ JK

فلیپ فلاپ JK شبیه فلیپ فلاپ SR است اما وقتی ورودی های J و K هر دو LOW هستند، تغییری در وضعیت ایجاد نمی شود.

مدار فلیپ فلاپ پایه S-R NAND دارای مزایا و کاربردهای زیادی در مدارهای منطقی متوالی است اما از دو مشکل کلیدزنی اساسی رنج می برد.

1. از شرط Set = 0 و Reset = 0 یعنی (S = R = 0) همیشه باید اجتناب شود
2. اگر تنظیم یا بازنشانی تغییر وضعیت در حالی که ورودی فعال (EN) بالا است صورت گیرد، عمل قفل صحیح ممکن است رخ ندهد.

سپس برای غلبه بر این دو مشکل اساسی طراحی با طراحی فلیپ فلاپ SR، فلیپ فلاپ JK توسعه یافت.

این فلیپ فلاپ ساده JK بیشترین استفاده را در بین تمام طرح‌های فلیپ فلاپ دارد و بعنوان یک مدار فلیپ‌فلاپ جهانی مطرح است.

دو ورودی با برچسب “J” و “K” حروف کوتاه شده کلمات دیگر، مانند “S” برای Set و “R” برای Reset نیستند،

بلکه خود حروف مستقلی هستند که توسط مخترع آن جک کیلبی برای تشخیص تلنگر انتخاب گردیده. طراحی فلاپ از انواع دیگر.

عملکرد متوالی فلیپ فلاپ JK دقیقاً مانند فلیپ فلاپ SR قبلی با همان ورودی های “Set” و “Reset” است.

تفاوت این بار در این است که “JK flip flop” هیچ حالت ورودی نامعتبر یا ممنوعه SR Latch ندارد، حتی زمانی که S و R هر دو در منطق “1” هستند.

فلیپ فلاپ JK اساساً یک فلیپ فلاپ SR دردار با اضافه کردن یک مدار ورودی ساعت است که از شرایط خروجی غیرقانونی

یا نامعتبر که می‌تواند زمانی رخ دهد که هر دو ورودی S و R برابر با سطح منطقی “1” باشند، جلوگیری می‌کند.

با توجه به این ورودی کلاک اضافی، یک فلیپ فلاپ JK دارای چهار ترکیب ورودی ممکن است، “منطق 1″، “منطق 0″، “بدون تغییر” و “با تغییر”.

نماد فلیپ فلاپ JK مشابه نماد SR Bistable Latch است که در آموزش قبلی دیده شد به جز اضافه کردن یک ورودی ساعت.

پایه و اساس فلیپ فلاپ JK

هر دو ورودی S و R Bistable قبلی SR اکنون با دو ورودی به نام‌های ورودی J و K جایگزین شده‌اند. سپس این برابر است با: J = S و K = R.

دو گیت AND  (2ورودی) در بایستابل SR با دو گیت NAND  (3ورودی) جایگزین شدن که ورودی سوم هر گیت

به خروجی های Q و Q متصل است. این جفت متقابل فلیپ فلاپ SR اجازه می دهد تا شرایط قبلی نامعتبر

حالت S = “1” و R = “1” برای ایجاد یک “عمل تعویض” استفاده میشه زیرا دو ورودی اکنون در هم قفل شدن.

اگر مدار اکنون “SET” باشد، ورودی J با وضعیت “0” Q از طریق دروازه NAND پایینی مهار می شود.

اگر مدار “RESET” باشد، ورودی K توسط وضعیت “0” Q از طریق دروازه NAND بالایی مهار می شود.

از آنجایی که Q و Q همیشه متفاوت هستند، می توانیم از آنها برای کنترل ورودی استفاده کنیم.

هنگامی که هر دو ورودی J و K برابر با منطق “1” هستند، فلیپ فلاپ JK همانطور که در جدول زیر میبینید تغییر می کند.

جدول برای تابع JK

سپس فلیپ فلاپ JK اساساً یک فلیپ فلاپ SR با بازخورد است که تنها یکی از دو پایانه ورودی آن، SET یا RESET را قادر

می‌سازد تا در هر لحظه تحت سوئیچینگ معمولی فعال باشد و در نتیجه شرایط نامعتبری را که قبلاً در فلیپ فلاپ SR دیدیم حذف می‌کند.

با این حال، اگر هر دو ورودی J و K در منطق “1” (J = K = 1) HIGH باشند، هنگامی که ورودی ساعت HIGH می‌شود، مدار هنگام سوئیچ کردن خروجی‌ها تغییر می‌کند و حالت مکمل یکدیگر را تغییر می‌دهد.

این باعث می شود که فلیپ فلاپ JK بیشتر شبیه فلیپ فلاپ ضامن نوع T عمل کند زمانی که هر دو ترمینال “HIGH” هستند.

با این حال، همانطور که خروجی ها به ورودی ها باز می گردند، این می تواند باعث شود خروجی در Q پس از یک بار تکمیل شدن، به طور مداوم بین SET و RESET نوسان کند.

در حالی که این مدار فلیپ فلاپ JK بهبود یافته در فلیپ فلاپ SR کلاک شده است، اما اگر خروجی Q قبل از اینکه پالس

زمان ورودی ساعت “خاموش” شود، حالت را تغییر دهد، از مشکلات زمان بندی به نام “مسابقه” نیز رنج می برد.

برای جلوگیری از این امر، دوره پالس زمانبندی (T) باید تا حد امکان کوتاه باشد (فرکانس بالا).

از آنجایی که گاهی اوقات این کار با فلیپ فلاپ‌های JK که با استفاده از گیت‌های NAND یا NOR ساخته می‌شوند امکان‌پذیر نیست، فلیپ‌فلاپ‌های master-slave بسیار پیشرفته‌تر (لبه‌تریگر) ساخته شده‌اند که پایدارتر هستند.

Master-Slave JK Flip-flop

فلیپ فلاپ master-slave با استفاده از دو فلیپ فلاپ SR که در یک پیکربندی سری به هم متصل شده اند، تمام مشکلات زمان بندی را از بین می برد.

یک فلیپ فلاپ به عنوان مدار “Master” عمل می کند که در لبه جلوی پالس ساعت فعال می شود در حالی که دیگری به عنوان مدار “Slave” عمل می کند که در لبه سقوط پالس ساعت فعال می شود. این باعث می شود که دو بخش، بخش اصلی و بخش slave در طول نیم چرخه های مخالف سیگنال ساعت فعال شوند.

TTL 74LS73 یک آی سی فلیپ فلاپ دوتایی JK است که شامل دو بیستابل از نوع JK مجزا در یک تراشه است که

امکان ساخت فلیپ فلاپ های ضامن تک یا master-slave را فراهم می کند. سایر آی سی های فلیپ فلاپ JK

شامل فلیپ فلاپ 74LS107 دوگانه JK با شفافیت، فلیپ فلاپ 74LS109 دو لبه مثبت JK و فلیپ فلاپ با لبه

منفی 74LS112 دوگانه با ورودی های از پیش تعیین شده و روشن است.

فلیپ فلاپ دوگانه JK 74LS73

سایر آی سی های فلیپ فلاپ JK

Master-Slave فلیپ فلاپ JK

فلیپ فلاپ Master-Slave اساساً دو فلیپ فلاپ SR دردار است که در یک پیکربندی سری به هم متصل شده اند و slave دارای یک پالس ساعت معکوس است.

خروجی های Q و Q از فلیپ فلاپ “Slave” به ورودی های “Master” با خروجی های فلیپ فلاپ “Master” به دو ورودی فلیپ فلاپ “Slave” متصل می شوند.

این پیکربندی بازخورد از خروجی Slave به ورودی Master تغییر مشخصه فلیپ فلاپ JK را مطابق شکل زیر می دهد.

فلیپ فلاپ Master-Slave JK

سیگنال های ورودی J و K به فلیپ فلاپ SR “master” متصل هستند که شرایط ورودی را “قفل” می کند در حالی که ورودی ساعت (Clk) “HIGH” در سطح منطقی “1” است. از آنجایی که ورودی ساعت فلیپ فلاپ “slave” معکوس (مکمل) ورودی ساعت “master” است، فلیپ فلاپ SR “slave” تغییر نمی کند. خروجی های فلیپ فلاپ “master” تنها زمانی که ورودی ساعت “LOW” به سطح منطقی “0” می رود توسط فلیپ فلاپ “slave” دروازه “دیده می شود”.

هنگامی که ساعت “LOW” است، خروجی های فلیپ فلاپ “master” قفل می شوند و هرگونه تغییر اضافی در ورودی های آن نادیده گرفته می شود. فلیپ فلاپ دردار “slave” اکنون به وضعیت ورودی های خود توسط بخش “master” پاسخ می دهد.

سپس در انتقال “کم به بالا” پالس ساعت، ورودی های فلیپ فلاپ “master” به ورودی های دروازه ای فلیپ فلاپ “slave” و در انتقال “بالا به پایین” تغذیه می شود.

همان ورودی‌ها روی خروجی «slave» منعکس می‌شوند که این نوع لبه فلیپ فلاپ یا پالس راه‌اندازی می‌کند.

سپس، مدار زمانی که سیگنال ساعت “HIGH” باشد، DATA های ورودی را می پذیرد و دیتا ها را به خروجی روی لبه سقوط سیگنال ساعت ارسال می کند.

به عبارت دیگر، فلبپ‌فلاپ Master-Slave JK یک دستگاه “همگام” است زیرا فقط DATA ها را با زمان بندی سیگنال ساعت ارسال می کند.

در آموزش بعدی در مورد مدارهای منطقی ترتیبی، مولتی ویبراتورهایی را بررسی خواهیم کرد که به عنوان مولدهای شکل موج برای تولید سیگنال های ساعت برای سوئیچ کردن مدارهای ترتیبی استفاده می شوند.

 

 

منبع : کلیک

آموزش مدار منطقی ترتیبی